1、ZYNQ-7000 ZC702套装板上资源

转自Xilinx Zynq-7000 SoC ZC702 评估套件。

板上设备与接口

片上资源

这里需要注意的是逻辑和片上BRAM可能会超出限制，以及乘法器与DSP之间的映射关系。
除此之外，在实验生成MIG过程中发现zc702板的DDR在PS端，所以不需要用户实现MIG，直接有现成的PS-PL AXI-slave接口可以接到DDR上，所以直接使用DDR即可，DDR资源有1GByte大小。
还有一定要检查好自己的JTEG线是不是功能完整的，我还怕我的JTEG线太细了又借了一根JTEG线也检测不到板子，要不是UART没问题我都以为板子坏了，搞了半天驱动发现Vivado2014以后都直接支持Digilent的JTEG to USB-micro module，所以根本不需要驱动，后来找老师要了一根粗的就没问题了……

LED和按键资源

2、BRAM

【DNN Weaver FPGA实现】Vivado BRAM资源使用

3、DDR控制模块IP——MIG

【DNN Weaver FPGA实现】Vivado DDR与MIG使用

4、乘法器HDL编写与DSP使用

【DNN Weaver FPGA实现】Vivado 乘法器与DSP资源使用

5、PS与PL访存

【DNN Weaver FPGA实现】Vivado SDK中使用C程序进行BRAM、DDR访存

6、IP打包及ZYNQ系统集成

【DNN Weaver FPGA实现】Vivado IP打包及ZYNQ系统集成

7、问题汇总

【DNN Weaver FPGA实现】Vivado Implementation问题汇总
【DNN Weaver FPGA实现】Vivado SDK问题汇总
【DNN Weaver FPGA实现】使用Vivado ILA IP进行Debug问题汇总